ISE Simulator

ISE SimulatorでVerilogのシミュレーション。
オーディオA/Dコンバータ出力を受ける部分ですが、
シリアルデータを生成するテストベンチ作成で悩んでいます。
とりあえずワンクロック毎に反転してみる。











initial begin
// Initialize Inputs
SDIN = 0;
CLK12M = 0;
CLK3M = 0;
CLK48K = 0;
RST = 0;

// Wait 8 ns for global reset to finish
#8;
RST = 1;

// Add stimulus here
#230;
RST = 0;
end

always #80 begin //256fs 12.288MHz
CLK12M = ‾CLK12M;
end

always #320 begin //64fs 3.072MHz
CLK3M = ‾CLK3M;
end

always #20480 begin //fs 48kHz
CLK48K = ‾CLK48K;
end

always #320 begin
SDIN = ~SDIN ;
end