FMステレオチューナに選局機能をつける（その３）

４．トップレベル回路図の修正
　const.vhdを変更して、新たにDIPスイッチの入力を追加しました。const.vhdはトップレベル回路図から呼び出されているので、この回路図でも入力を明示する必要があります。まずは回路図で使われるconst.vhdの回路図シンボルを生成します。このへんのやり方は、XilinxのISEと同じですね。

　ispLEVERの"Sources in Project"のパネルで"const.vhd"を選択し、右側の"Processs for current source"のパネルで"Generate Schematic Symbol"をダブルクリックします。回路図シンボルを上書きするか聞いてきますので新しいものに置き換えます。














　次に、ispLEVERの"Sources in Project"のパネルで"top.sch"をダブルクリックすると、Schematic Editorが起動します。"CONST"のシンボルマークに"OPTSW_IN"の入力が新たに追加されるので、この入力にワイヤを接続します。そしてこのワイヤに名前を付けます。バス配線の名前は、"OPTSW_IN[3:0]"のような感じにしておきます。この名前をI/O Marker で囲むと、入力端子として認識されるようになります。このあたりめちゃくちゃわかりにくいです。
















　この段階で機能追加は完了ですが、このまま進めるとリソース不足でFPGAに入りませんでした。

　・・・が、このチューナの設計者様より設定を変更すれば当初書いたようなSPDIF出力を犠牲にせずともFPGAに入りますよとの知らせを受け、試してみたところ無事入ってくれました。その方法とは、論理合成のターゲット周波数を既定の200MHzから、実際のクロックにあわせ74MHzに変更するというものです。
　
　ispLEVERの"Sources in Project"のパネルで"top.sch"を選択し、右側の"Processs for current source"のパネルで"Synplify Synthesize VHDL file"を右クリックして"Properties"を選択。図の通り設定を変更します。













次に、ispLEVERの"Sources in Project"のパネルで"top.sch"を選択して、右側の"Processs for current source"のパネルで"Synplify Synthesize VHDL File"をダブルクリックして論理合成を行います。成功すれば、"Done: completed successfully."というメッセージが出ます。
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