FPGA FMトランスミッタ： クロック周波数

長らく放置状態のFMトランスミッタ。頭のリハビリがてら、白紙状態からコード作成に取り組んでいます。
今回は、トップレベルの定義に回路図を使うのをやめHDLを使うことにしました。後から回路を手直しするときに体裁を整えるのが面倒だったり思うように動いてくれないことがあったからです。

以前のトップレベル回路図

トップレベルの定義でHDLを使う場合、モジュール間の接続関係など全体の見通しが悪いので回路図のような図を作成して、それを見ながらHDLを作成することにしました。
（シンプルな構成なのでこうやって図を作ることができますが、大規模なプロジェクトではいったいどうやっているんでしょうか）

作成した全体構成図

この構成図を作成しながら、2点気付いたことがありました。
一つは、クロック周波数です。FPGA FMステレオチューナの真似をして73.728MHzとしていましたが、この周波数はステレオパイロット信号の19kHzと整数倍の関係にありません。
73.728MHzは、FM放送周波数帯にギリギリ重ならずS/PDIF信号の48kHzの整数倍の関係にあってとっても良いクロック周波数だと思いますが、やはり整数倍の関係であるほうが便利なので19kHz×8倍×512倍の77.824MHzに変更します。

もう一つは、RF生成用D/Aコンバータのクロック信号です。この信号はC/N劣化を避けるためFPGAをあえて通さなかったのでFPGA内部クロックとの位相差ができてしまいます。